三星发布三阶段HBM演进路线图，zHBM目标功耗降70%、带宽提升230%

三星在Hot Chips技术大会上公布了高带宽内存（HBM）的三阶段演进路线图，最终目标为名为zHBM的全新架构，将DRAM直接垂直堆叠于GPU、TPU等计算芯片之上，取消2.5D中介层。三星DRAM设计团队在演讲中披露，相较于标准HBM4E，zHBM方案可实现70%的功耗降低、230%的DRAM带宽提升，每个DRAM模组节省100W功耗，并为GPU释放8.3%的额外功率空间。

HBM由核心芯片（C-die）和基础芯片（B-die）构成，前者包含可垂直堆叠最多16层的DRAM存储单元，后者位于堆叠结构底部，负责DRAM控制功能并通过物理接口层与计算芯片通信，两者通过硅通孔（TSV）连接。当前HBM4每个堆叠的带宽已超过3TB/s，HBM4E推进至4TB/s区间，HBM5在HBM4基础上将带宽翻倍，容量超过60GB。带宽扩展面临TSV数量与间距的物理极限，以及基础芯片内物理接口I/O数量与速度上限两大硬约束。

路线图第一阶段聚焦为计算芯片释放硅面积。三星已将D1c与4nm逻辑工艺应用于HBM4的基础芯片，以降低功耗并缩减有效面积。针对面积缩减带来的热点问题，三星推出Heat Path Block技术，可将峰值温度降低逾35%，覆盖50%的物理接口区域。

第二阶段为功能扩展阶段。三星计划在基础芯片的闲置硅面积上集成内存扩展控制器与物理接口，通过外接LPDDR或HBM等方案扩充系统可用内存容量，以应对AI大模型上下文窗口扩大带来的KV缓存需求增长。同时，三星提出在基础芯片上集成部分计算处理单元，将部分计算卸载至内存侧，这一形态被称为AHBM。该阶段还包括集成可靠性、可用性与可维护性传感器、实时遥测功能及片上自测试能力。

第三阶段为zHBM终极形态。当前主流AI系统采用2.5D封装架构，GPU与HBM并排放置在同一中介层上，zHBM将这一结构垂直化，把DRAM堆叠直接置于计算芯片之上。三星描述的zHBM关键特性包括分布式I/O以最小化数据传输距离、3D结构消除传统2D接口、I/O功耗目标约0.5 pJ/bit、带宽提升超2.3倍及系统热余量达100W。演示方案为四栈zHBM叠加于一颗计算芯片之上，三星正在研发晶圆对晶圆（WoW）与混合立方体键合（HCB）两项封装技术以实现超高I/O密度。